gowtham-embedded/VLSI-Side-Channel-Attack-Detection-System
GitHub: gowtham-embedded/VLSI-Side-Channel-Attack-Detection-System
基于 Verilog HDL 实现的 FPGA/SoC 硬件级侧信道攻击检测系统，用于在芯片设计阶段识别时钟攻击与逻辑攻击等安全威胁。
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# VLSI 侧信道攻击检测系统
## 项目概述
本项目致力于使用基于硬件的安全机制，检测 FPGA 和 System-on-Chip (SoC) 架构中的侧信道攻击。
## 使用技术
- Verilog HDL
- FPGA
- VLSI Design
- ModelSim
## 功能
- 时钟攻击检测
- 逻辑攻击检测
- 延迟检测
- 侧信道攻击分析
## 项目模块
- 攻击生成器
- Benchmark 电路 1
- Benchmark 电路 2
- Buffer 模块
- 时钟合成器
- 延迟检测器
- 逻辑攻击检测器
- 参考信号生成器
- Test Bench 模块
## 仓库结构
- Source-Code
- Simulation-Results
- Block-Diagrams
- Project-Report
- Images
## 作者
Gowtham S
标签：FPGA, SoC, Verilog HDL, VLSI设计, 侧信道攻击, 硬件安全, 硬件检测