HUNT-001/ai-chip-design-platform

# AI 芯片设计平台 一个模块化的**多智能体 RISC-V 验证与测试生成框架**，用于 AI 辅助的硬件验证工作流。 本项目探索了智能体系统如何支持验证任务，例如 RTL 执行、ISS 比对、commitlog 分析、合规性测试、覆盖率驱动的优先级排序以及自动化测试生成。 ## 概述 **AI Chip Design Platform** 是一个开源的实验性框架，旨在围绕数字硬件系统构建智能验证工作流，目前的重点是 **RISC-V 导向的验证自动化**。 本仓库被组织为多个专门的智能体模块，用于处理验证栈的不同部分，包括： - 接口与 schema 定义 - RTL 后端编排 - ISS 执行与 trace 解析 - commitlog 比对与缺陷假设生成 - 合规性执行 - 覆盖率分析与冷路径排序 - 定向、随机与遗传测试生成 其长期目标是将本仓库演进为一个用于**智能体硬件验证与确认自动化**的严肃开源平台。 ## 仓库结构 ``` ai-chip-design-platform/ ├── Schemas/ # Schemas and interface specifications ├── Backend/ # AVA package, RTL backends, docs, example CPU, tests ├── ISS_Spike_Checker/ # ISS execution, Spike parsing, smoke tests, integration tests ├── Comparator/ # Commitlog comparison and bug hypothesis generation ├── Rtl_runner/ # Compliance runner and RTL adapter ├── Coverage/ # Coverage pipeline, cold-path ranking, manifest locking ├── Test_generator/ # Directed, random, and genetic test generation ├── ava_v2/ # Next-generation AVA-related work ├── ava.py # Main AVA entry / legacy orchestration file ├── ava_coverage_patch.py ├── ava_patched.py ├── .Github ├── CODE_OF_CONDUCT.md ├── CONTRIBUTING.md ├── README.md ├── SECURITY.md ├── LICENSE └── project documentation and reports ``` 这种结构反映了一个更具体的面向验证的系统，而不是一个通用的工具骨架。 ## 架构概述 本项目目前围绕多个专门的子系统进行组织： ## AGENT_A — Schemas 和接口 定义了基础格式和接口规范，包括： - ```commitlog.schema.json``` - ```run_manifest.schema.json``` - ```interfaces.md``` 此层作为框架其余部分的结构契约。 ## AGENT_B — AVA + RTL 后端层 包含 AVA 包、后端执行逻辑、文档、示例 RTL 和测试资产。它包括： - 配置与模型定义 - RTL 后端支持 - 示例 CPU RTL - 接口文档 - 链接器/测试文件 该模块构成了面向 RTL 工作流的主要面向执行的后端层。 ## AGENT_C — ISS 和 Trace 分析 专注于 ISS 支持的验证和解析器辅助分析。包括： - ISS 执行流程 - Spike 解析器 - 冒烟汇编 - 集成测试 - manifest/schema 支持 此层增强了框架在指令级别比较预期和观测行为的能力。 ## AGENT_D — Commitlog 比对与缺陷假设生成 包括： - commitlog 比对 - 比较器测试 - 缺陷假设逻辑 该模块将项目推向诊断和调试辅助，而不仅仅是执行编排。 ## AGENT_E — 合规性与 RTL 适配 支持： - 合规性执行 - RTL 适配 - 合规性测试基础设施 这有助于将框架定位得更接近面向标准的验证工作流。 ## AGENT_F — 覆盖率智能 包含以下组件： - 覆盖率补丁 - 覆盖率数据库处理 - 覆盖率流水线执行 - manifest 锁定 - 冷路径排序 这表明了一种覆盖率感知的验证工作流，其中未充分覆盖的区域可以驱动优先级排序或生成新的激励。 ## AGENT_G — 测试生成 实现了多种激励生成方法，包括： - 汇编构建 - 定向测试生成 - 随机生成 - 遗传引擎支持 - manifest 支持的生成 这赋予了项目强大的自动化测试生成维度。 ## 当前功能 基于目前的仓库结构，该框架支持或正在积极开发以下功能： - 多智能体验证工作流 - Schema 定义的 manifest 和接口 - RTL 后端执行 - ISS 支持的验证流程 - Spike trace 解析 - Commitlog 比对 - 缺陷假设生成 - 合规性测试 - 覆盖率驱动的优先级排序 - 定向测试生成 - 随机激励生成 - 遗传测试生成 ## 为什么这个项目很重要 硬件工程中的验证工作流通常是碎片化的、手动编排的，并且难以扩展。本项目探索了一个不同的方向：使用模块化智能体和结构化执行层，以更加自动化和可扩展的方式协调多个验证活动。 该项目没有将验证视为一组脱节的脚本，而是向一个统一的框架迈进，该框架涵盖： - 执行 - 比对 - 诊断 - 合规性 - 覆盖率 - 测试生成 这使得它更像是一个可重用的验证框架，而不是一次性的原型。 ## 入门指南 前置条件 请确保您已安装以下软件： - Python 3.10+ - Git - pip 根据需要安装 RISC-V 工具链组件 - Verilator 或其他适用的 RTL 仿真工具 - 如果本地流程需要，请安装 Spike 或其他 ISS 工具 ## 克隆仓库 ``` git clone https://github.com/HUNT-001/ai-chip-design-platform.git cd ai-chip-design-platform ``` ## 创建虚拟环境 Windows ``` python -m venv venv venv\Scripts\activate ``` Linux / macOS ``` python -m venv venv source venv/bin/activate ``` 安装依赖 ``` pip install -r requirements.txt ``` ## 建议的工作流领域 根据您要使用的子系统，该仓库目前似乎适用于以下工作流： - 运行 RTL 支持的验证 - 启动 ISS 支持的执行 - 解析和比较 traces 或 commit logs - 运行合规性检查 - 分析覆盖率缺口 - 使用定向、随机或遗传方法生成新测试 随着项目的成熟，本节应扩展为包含每个智能体模块的确切命令和示例流水线。 ## 开发状态 本项目目前处于活跃的实验阶段。 这意味着： - 架构可能会继续演进 - 模块名称和边界可能仍会更改 - 顶层可用性和入口点可能会被优化 - 文档和运行流程将随时间推移而改进 当前的结构已经提供了一个强大的技术基础，但它仍在积极塑造中。 ## 路线图 计划的改进包括： - 将 ```AGENT_*``` 文件夹在语义上重命名为更清晰的子系统名称 - 统一的顶层编排或 CLI 入口点 - 确切的设置和执行示例 - 用于单元和集成测试的 CI 集成 - 架构图 - 基准测试示例和参考输出 - 更强的面向贡献者的文档 ## 贡献 欢迎贡献。 为达到开源成熟度，建议的下一个项目文件包括： - ```CONTRIBUTING.md``` - ```CODE_OF_CONDUCT.md``` - ```SECURITY.md``` - issue 模板 - pull request 模板 这些将使其他人更容易理解本项目并为其做出贡献。 ## 许可证 本项目根据 Apache License 2.0 的条款进行授权。 ## 作者 Tanush Pavan V GitHub: HUNT-001 ## 愿景 AI Chip Design Platform 旨在成长为一个严肃的开源基础，用于： 智能体验证 + RISC-V 确认 + 覆盖率感知自动化 + 智能测试生成

标签：AI芯片设计, Bug假设生成, EDA工具, ISS模拟器, PyRIT, RISC-V, RTL验证, Spike模拟器, 人工智能辅助设计, 代理工作流, 合规性测试, 处理器验证, 多智能体系统, 定向测试, 开源硬件, 数字电路验证, 文档安全, 测试生成, 硬件安全, 硬件开发, 硬件验证, 网络安全审计, 芯片平台, 芯片调试, 覆盖率分析, 计算机体系结构, 逆向工具, 遗传算法, 随机测试